数字锁相环提取同步信号实验

实验三十四 数字锁相环提取同步信号实验

一、实验目的

1．学习数字通信中位同步恢复的重要性；

2．位同步恢复的主要技术指标；

3．了解数字通信位同步恢复的各种方法；

4．设计一个数字锁相环提取同步信号电路；

5．了解数字锁相环提取同步信号的优缺点；

6．用CPLD/FPGA进行位同步信号提取实验。

二、实验仪器与设备

1．THEXZ-2型实验箱、数字锁相环提取同步信号实验模块；

2．20MHz双踪示波器、万用表。

三、实验原理

1．位同步的重要性

数字通信中，除了有载波同步的问题外，还有位同步的问题。因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。

要使数字通信设备正常工作，离不开正确的位同步信号。如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。影响位同步恢复的主要原因：①输入位同步电路的信号质量；②信号的编码方式：码元中存在长连“0”或长连“1”。

在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。这样的信号经过传输和解调器解调，如QPSK系统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。位同步取样位置对眼图的开启位置影响很大。

2．位同步的主要技术指标：

1）静态相差

在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。在这个位置进行判决认为是最佳，称静态相差为零。

相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。通常很多位同步提取电路都存在着一个固定静态相差。要通过电路补偿及移相

方法来调正位同步的最佳取样点。

2）相位抖动

数字通信中相位抖动是随着传输距离、中继次数及复接/分接数目的增加而积累，它对数字通信的影响类似于噪声对模拟通信的影响。因此相位抖动也常被称为数字噪声。

当考虑抖动对数字网的影响时，常用相位抖动最大峰峰值概念。它表示相位抖动时间函数的最大值与最小值之间的差值。在数字网设计时我们要求位同步提取能够有较好的承受最大输入抖动和最小输出抖动能力。

3）同步建立时间

由于位同步恢复一般要采用带有时间常数的电路。例如采用锁相环提取同步信号方法。因锁相环中的频分器的时间常数取值不一样，同步的建立时间也不一样。对于常规的数字通信系统，同步建立时间都能满足一定的要求。但对于突发模式或跳数模式的数字通信，同步建立时间是一项十分重要的技术指标。

4）同步保持时间

从接收信号消失起，到位同步电路输出的位同步信号中断为止的这段时间称位同步保持时间。在数字通信中我们要求位同步提取电路要求建立时间短，保持时间长。这样可以尽量减少由于信道衰减造成位同步的中断。

3．数字通信位同步恢复的各种方法

一类方法是发端专门发送导频信号，而另一类是直接从数字信号中提取位同步信号的方法，后者是数字通信中经常采用的一种方法。

1) 滤波法

已经知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。这种方法的方框图如图34-1所示。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。下面，介绍几种具体的实现方法。窄带法同步提取法是其中的一种。

图34-1 滤波法原理图

图34-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图34-2所示。这里，整流输出的波形与图34-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。

图34-2 基带信号微分、整流波形 图34-3 频带受限二相PSK信号的位同步信号提取

另一种常用的波形变换方法是对带限信号进行包络检波。在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。频带受限的二相PSK信号波形如图34-3（a）所示。因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。经包络检波后，可得图34-3（b）所示的波形。

可以看出，它是一直流和图34-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图34-3（c）所示的波形，而这个波形中已含有位同步信号分量。因此，将它经滤波器后就可提取出位同步信号。

2) 锁相法

位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。

我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。

（1）数字锁相

数字锁相的原理方框图如图34-4所示。

图34-4 数字锁相原理方框图

它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。

其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。位同步脉冲的相位调

整过程如图34-5所示。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉

冲[图34-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图34-5（b）]。如果接收得重复速率为F（赫）的位同步信号[图34-5（c）]。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图34-5（d）]，这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图34-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出

一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[34-5（f）]，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1/n周期[34-5（g）]。经这样的反复调整相位，即实现了位同步。

全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率<8Mb/s，本地时钟频率为65MHz左右。原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。因此，数字锁相法提取同步信号其工作频率不能做得很高。但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。

图34-5 位同步脉冲的相位调整

四、实验步骤

说明：以下电路在出厂时已写入芯片。学生做实验时可直接测试各点波形。与仿真波形进行比较。

1）输入实验电路如图34-6示。

图34-6 数字锁相提取同步时钟实验电原理图

输入、输出脚位分配如图34-6所示，CPLD/FPGA选用U3，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。信码发送方的时钟0.8MHz引出端为18P，发送4级伪码引出端为35P，图形下载后可用示波器测试并与仿真波形进行比较。注意观察TP4（CLK8K）、TP12（TB8K）波形是否同频同相。

2）仿真波形如图34-7所示。

图34-7 数字锁相提取同步时钟实验仿真波形

注：H点可能看不到波形是由于与I点相距太远所致，所以有条件的话，用数字存储示波器观测。

3）变换电路“DCFO”模块电原理如图34-8所示。

图34-8 变换电路“DCFO”模块电原理图

4）“超前”脉冲成形电路“LDELAYGBT”模块电原理如图34-9所示。

图34-9 “超前”脉冲成形电路“LDELAYGBT”模块电原理图

5）“滞后”脉冲成形电路“LDELAY1”模块电原理如图34-10所示。

图34-10 “滞后”脉冲成形电路“LDELAY1”模块电原理图

五、实验报告

1．阐述数字锁相提取同步时钟的原理。

2．整理实验电原理图。

3．实测各引出脚的波形，与仿真波形作比较。