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西安邮电大学2014年数字电路与逻辑设计A卷

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--------- - -------------------------------------------------------线--线----------- ----号-------学----- ---- ---- ---- -- ---- ---- -- ---- ---- --- --- ---- ---- -- ---- ---- ---- -- ---- ---- -- --订名-----姓订----- ---- -- ---- ---- ---- -- ---- ---- -- ---- ---- ---- -- ---- ---- -- ---- ---- ---- -- -----级-------班---装业----专装--- ---- -- ---- -- ---- -- ---- -- ---- -- ---- -- ---- -- ---- -- ---- ------------- ---- --------------- --- ---- 年月日考试用西安邮电学院课程考试试题（ A卷）（ 2013—— 2014 学年度第 1学期）课程名称：数字电路与逻辑设计试卷类型：（A、B、C）题号一二三四五六七八九总分得分阅卷人题（每空2分，共20分）一．填空 1．十六进制数 (16F) 十六进制用8421余3码表示为。 2．函数FABBC的最小项表达式为FA,B,C m ， F的与非与非表达式为 (允许反变量输入)， F的反演式为，F的对偶式为， 3．某TTL与非门的标准输入高电平为3.6伏，标准输入低电平为0.3 伏，关门电平 VOFF0.8V,开门电平VON1.8V, 则低电平噪声容限VNL  , 高电平噪声容限VNH 。 4. 要构成容量为4K×8bit的RAM，需要片容量为256×8bit 的RAM。 5. 一个初始状态为0001的模值为12的四位二进制同步递加计数器经过 33个CP脉冲后，其状态为。 6. 一组合逻辑电路的输入、输出波形如下图所示，A、B为输入信号，则输出信号F与输入信号A、B的逻辑关系为F＝ F为输出信号， A B F 说明：1、除填空题、图解及特要求外一般不留答题空间。

总印1600 份（附答题纸 1 页）二．选择题：（30分）注意： 1.每道题的正确答案只有一个，请将正确答案填入第二题答题栏中，以横线划过答题栏所选的答案，例如： 2.题中涉及到的中规模器件的功能表，附在试卷纸的最后一页。第二题答题栏题号选 A 择 B 答 C 案 D 1 2 3 4 5 6 7 8 9 10 A A A A A A A A A B B B B B B B B B C C C C C C C C C D D D D D D D D D E E E E E E E E E E 1．TTL与非门电路如右图所示，输出F＝ A．0 B. 1 C．AB D. AB E. AB 2．下图所示电路中，Y1 ＝ A. F=0 B. F=ABCDE C. F=ABCDE D. F=ABCDE E. 以上答案都不对 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则按零分计。

3.以下各单元电路中，可以产生时序电路所需要的占空比近似为 50%的时钟脉冲信号。 A. 多谐振荡器 B.单稳态触发器 C. 四位并行全加器 D.数值比较器 E. JK触发器 4. 某电路的VHDL语言描述 ENTITY test IS 如右所示，此test实现的 PORT ( a , b ,s: IN STD_LOGIC ; 逻辑功能为： y : OUT STD_LOGIC ); A. 一位二进制数半加器 END ENTITY test; B. D触发器 ARCHITECTURE one OFtest IS BEGIN C. 二输入与非门 PROCESS(a,b,s) D. 二选一数据选择器 BEGIN E. 2－4线译码器 IF s = '0' THEN y<=a; ELSE y<=b; END IF; END PROCESS; END ARCHITECTURE one; 5. 电路如下，芯片4008为四位二进制全加器，管脚A3 A2 A1 A0、 B3 B2 B1 B0为被加数、加数，管脚S3 S2 S1 S0为本位和，管脚CIN为低位向本位的进位，外接信号 M, 管脚COUT为本位向高位的进位，电路如图所示，分析电路，下列说法正确的是： A. M=0，S3 S2 S1 S0为 1001，COUT为1 B. M=0 ，S3 S2 S1 S0为 1001，COUT为0 C. M=1 ，S3 S2 S1 S0为 0100，COUT为1 Ｄ. M=1 ，S3 S2 S1 S0为 0100，COUT为0 Ｅ. 以上均不对说明：1、除填空题、图解及特要求外一般不留答题空间。

总印 1600 份（附答题纸 1 页） 6. 下列电路的逻辑功能为： A. 模16计数器 B. 可以自启动的扭环形计数器 C. 可以自启动的环形计数器 D. 不可自启动的环形计数器 E. 不可自启动的扭环形计数器 7. 74153是4选1数据选择器，用74153实现函数：F(A,B,C)=∑m(0,3,5, 6,7), 正确的电路是： E，以上电路均不对 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。

实现的逻辑电路如下图所示，则输出端Y1、Y2 8. 用ROM 的表达式为： A. YABCABCABCABC Y 12BCCA B. Y1ABCABCABCABC Y2ABCA C. Y1A BCABCAB CABC Y2BCBA D. Y1ABCABCABCABC Y2BCCA E. 以上答案都不对 9. 在数字电路中，以下说法正确的是： A. 时序逻辑电路在任意时刻输出信号仅取决于当时的输入信号。 B. 在主从JK触发器、边沿D触发器、同步RS触发器中，输入项有约束条件的触发器是主从JK触发器。 C. 逻辑电路的电平噪声容限愈大，其抗干扰能力越弱。 D. 使用OC门时，输出端应接上拉电阻R和电源相连OC门才能正常的工作。 E. 以上答案都不对说明：1、除填空题、图解及特要求外一般不留答题空间。

总印 1600 份（附答题纸 1 页） 10.分析下图的电路，设Q1端和Q2端的初态为零，则Q1端和Q2端的正确的波形为： E. 以上答案都不对三.用卡诺图法化简下式。（8分） 1）将函数F化简为最简“与或”式 F(A,B,C,D)m(8,10,12,13,14,15)d(1,3,9,11) 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。

2) 将函数F化简为最简“或与”式 ,B,C,D) F(AM1,4,5,6,7,9,13 四．设计一多数表决电路。要求A、B、C三人中只要有两人以上（包括两人）同意，则决议就能通过，但A还有决定权，即只要 A同意，即使其他人不同意也能通过。设计一个电路，实现此功能，要求：（1）列出真值表，写出输出的最简与或表达式。（2）用8选1数据选择器74151实现该电路，画出逻辑图。（8分）说明：1、除填空题、图解及特要求外一般不留答题空间。

总印 1600 份（附答题纸 1 页）五、电路如图所示，图中①~⑤均为2线—4线译码器，完成下列要求： 1）当DC=10时，写出当AB变化时，芯片①、③各个输出端的值 2）分析电路，指出其逻辑功能。（8分） 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。

六、三态门的逻辑符号如图（1）所示，完成下列要求：（10分）第七题图（1）．第七题图（2） 1、已知输入信号A、B、C的波形如图（2）所示，在图（ 2）中作出输出端F端的波形。 2、三态门的VHDL语言描述的ENTITY如下所示，完成结构体 Behave_tri_gate的VHDL语言描述 LIBRARY IEEE; USE ieee.std_logic_1164.all; ENTITY tri_gate IS PORT(a,b:in std_logic; en: in std_logic; dout: out std_logic); END; ARCHITECTURE behave_tri_gate OF tri_gate IS 说明：1、除填空题、图解及特要求外一般不留答题空间。

总印 1600 份（附答题纸 1 页）七．用一片四位二进制同步计数器74161设计一个状态从0001～1010的模10的计数器。（8分）八．74195为移位寄存器，分析下列电路，要求： 1.画出完整的状态转移图； 2.指出电路的逻辑功能。（8分） 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。

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总印 1600 份（附答题纸 1 页） 8选1数据选择器74151真值表 S 1 0 0 0 0 0 0 0 0 A2 A1 A0 X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 Y 0 Y' 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。

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